Schneller als Apple und Qualcomm
Nvidias erste eigene CPU rasiert die Konkurrenz
Fortsetzung des Artikels von Teil 3
Mikrokodierte Ausführungs-Engine
In Anzahl und Art sind Denvers Ausführungseinheiten denen des Cortex-A15 ähnlich. Denver hat zwei Integer-Einheiten, von denen nur eine einen Multiplikator enthält. Jede der beiden Laden/Speichern-Einheiten kann auch einfache Integer-Befehle ausführen, so dass pro Taktzyklus bis zu vier Integer-Befehle ausgeführt werden können. Für vollständige ARMv8-Kompatibilität unterstützt jede dieser Einheiten 64-Bit-Operationen. Die Gleitkomma/Neon-Einheiten sind 128 Bit breit und können zwei Gleitkommaoperationen mit doppelter Genauigkeit oder eine 128-Bit-SIMD-Anweisung pro Taktzyklus ausführen. Angesichts der Fähigkeit der CPU, pro Taktzyklus bis zu vier Integer-Operationen, zwei Lade-, zwei Speicher-Befehle und zwei Gleitkomma-/Neon-Operationen auszuführen, hat der Optimierer eine große Flexibilität bei der Bündelung von Mikrooperationen.
Wie bei der Befehlsausführung führt die CPU auch Lade- und Speicher-Instruktionen In-Order aus. Sie enthält einen 64 KB großen Daten-Cache. Der Daten-TLB enthält 256 Einträge. Jeder Eintrag zeigt auf eine Standard-4-KB-Seite oder zwei Einträge können kombiniert werden, um eine 64-KB-Seite abzubilden. Ein 2 MB großer L2-Cache liefert Daten in 18 Taktzyklen (Last-to-Use). Alle Caches haben 64-Byte-Einträge. Ein L2-TLB, den Nvidia Beschleuniger-Cache nennt, hat 2.048 Einträge. Er enthält u.a. Adress-Übersetzungen.
Der Core enthält eine Hardware-Prefetch-Einheit, die Nvidia beim Laden des Daten-Cache als „aggressiv“ beschreibt, beim Laden des Befehls-Cache hingegen als „weniger aggressiv“. Er implementiert auch eine sogenannte „Run-ahead“-Funktion, die den Mikrocode spekulativ nach einem Daten-Cache-Miss weiter ausführt. Diese Ausführung kann zu zusätzlichen Cache-Misses führen. Sobald die Daten von dem ursprünglichen Miss geliefert wurden, werden die Ergebnisse dieser spekulative Ausführung verworfen und die Ausführung startet mit dem Bündel, dass den Original-Miss beinhaltete, aber durch die „Run-ahead“-Funktion können auch die nachfolgenden Daten in den Cache geladen werden, wodurch eine Reihe von zeitraubenden Cache-Misses vermieden wird. Diese und weitere Eigenschaften helfen Denver den Cortex-A15 bei Speicher-Lesetests um mehr als Faktor 2,6 zu überbieten, selbst wenn beide dasselbe SoC-Framework des Tegra-K1 nutzen.
Obwohl die CPU die meiste Zeit mit der Ausführung von übersetztem Code verbringt, muss sie für Software als traditionelles ARM-Design erscheinen. Wie bei Hardware-OOO-Designs stellen Interrupts und Exeptions eine besondere Herausforderung dar. Zu Beginn jeder übersetzten Routine überprüft Denver den Architekturzustand mittels interner Schattenregister. Die Caches verwenden ein transaktionales Speicher-Modell, was bedeutet, dass das Speichern von Daten bis zum Ende einer „Transaktion“ - in diesem Fall einer übersetzten Routine – nicht abgeschlossen ist. Nvidia lehnte es ab, das Umsetzungs-Verfahren genau anzugeben, grundsätzlich können gespeicherte Daten in einem Puffer vorgehalten werden (eine Methode, die von Transmeta verwendet wird) oder in den Datencache geladen werden mit der Fähigkeit, diese Cache-Einträge ggf. als ungültig zu erklären.
Am Ende jeder übersetzten Routine schließt die CPU alle anstehenden Speicherungen ab. Wenn ein Interrupt auftritt, während die CPU übersetzten Code ausführt, werden die anstehenden Speicher-Operationen abgebrochen und der Architekturzustand (einschließlich des Programmzählers) zum vorherigen Prüfpunkt zurückgesetzt, bevor der Interrupt-Handler angesprungen wird. Wenn die Unterbrechungsroutine abgeschlossen und die Ausführung erneut gestartet wird, passiert das also zum Beginn der übersetzten Routine.
Wenn eine Exception während der Ausführung von übersetztem Code auftritt, wird nicht in die Exception-Handler gesprungen. Stattdessen springt die CPU zum vorherigen Kontrollpunkt zurück und bricht anstehende Speicher-Operationen ab. Sie führt dann die beanstandete Routine mit dem Original-ARM-Code aus. Wenn die Exception erneut auftritt, wird der Exception-Handler aufgerufen. Da die ARM-Befehle in Order ausgeführt werden, ist in diesem Modus keine wie auch immer geartete Bereinigung erforderlich.
- Nvidias erste eigene CPU rasiert die Konkurrenz
- Optimierer analysiert den ARM-Code und übersetzt ihn in den CPU-nativen Mikrocode
- Front-End verarbeitet zwei Befehlstypen
- Mikrokodierte Ausführungs-Engine
- Blick auf die Pipeline
- Tegra K1 mit Kepler-GPU
- Branchenführende CPU-Leistung
- Auswirkungen der dynamischen Übersetzung
- Die weitere Tegra-Roadmap
- Hoch über seine Rivalen
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