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Intels sechste Core i-Prozessorgeneration

Was bringt »Skylake« Neues?

28. August 2015, 14:21 Uhr | Lars Bube

Fortsetzung des Artikels von Teil 5

Die GPU-Architektur gibt es in drei Ausführungen

Die Gen9 genannte GPU-Architektur (Bild 5) ähnelt generell der mit Haswell eingeführten Gen8. Die Basis bildet eine sogenannte Common-Slice (Bild 6), die Intel nunmehr „Unslice“ nennt, hinter der sich aber nach wie vor Funktionseinheiten für die Multimedia-Wiedergabe, Tessellator und Geometrie-Einheit verbergen. Der Multimedia-Block bekam eine eigene Spannungs- und Taktdomäne und arbeitet somit unabhängig von den übrigen Unslice-Blöcken. Desweiteren wurde eine verlustfreie Farbkompression integriert, die Daten maximal auf die Hälfte verkleinern kann. Dadurch wird der Engpass beim Datentransfer vom und zum externen Speicher entlastet, in der Praxis wurden bei diversen Spielen im Mittel 11 % Geschwindigkeitszuwachs gemessen. Hinter der Unslice folgen eine (GT2), zwei (GT3e) oder drei (GT4e) sogenannte Sub-Slices, die per Clock- bzw.Power-Gating einzeln von der Taktversorgung bzw. Versorgungsspannung getrennt werden können. Dies macht z.B. bei der Wiedergabe eines Videos Sinn, das ja über einen Funktionsblock in der Unslice dekodiert wird. In jeder Sub Slice befinden sich schon wie bei Haswell 24 Schattierer, die Intel Ausführungseinheiten nennt, drei Textur-Sampler und die Raster-Endstufen. Letztere können pro Taktzyklus jetzt acht Pixel verarbeiten.

Um Energie sparen zu können, können mehrere Schattierer abgeschaltet werden. Sie sollen zudem eine schnellere Berechnung von Gleitkommazahlen bei halber Genauigkeit (16 bit) ermöglichen, was für Grafikschnittstellen wie OpenGL ES wichtig ist. Der L3-Cache jeder Sub-Slice (nicht zu verwechseln mit dem Last-Level-Cache) ist von 576 auf 768 KB angewachsen, dazu können diese bei GT3 und GT4 auch erstmals zu einem großen Cache zusammengelegt werden. Die Schreibrate in den Last-Level-Cache, den sich die Grafikeinheit mit den CPU-Kernen teilt, wurde ebenso erhöht wie die Anzahl der Einträge in den Warteschlangen des Last-Level-Cache und des GPU-eigenen L3-Caches. Dadurch muss die Grafikeinheit seltener Daten laden, was die effektive Bandbreite steigert und Raum für andere Operationen lässt, die über den Ringbus in den Last-Level-Cache laufen.

Das Embedded-DRAM wird weiterhin mit 1,6 GHz getaktet, neben einer 128- gibt es nun aber auch eine 64-MB-Version. Erstmals ist dieser Speicher statt als einfacher L4-Cache so als Zwischenspeicher für CPU-Cores und GPU ausgelegt, dass sie Daten unsichtbar für das Betriebssystem zwischenspeichern können. So können z.B. Daten für die Videowiedergabe statt in den Arbeitsspeicher in das Embedded-DRAM geschrieben werden, was nicht nur Energie spart, sondern natürlich auch die Zugriffszeiten verringert. Bild 7 zeigt die Einbindung des Embedded-DRAMs in die gesamte Cache-Architektur auf dem Chip. Es liegt jetzt als "Memory Side Cache" weiter außen direkt am Speicher-Controller, ist daher automatisch für CPU und andere per DMA zugreifende Hardware immer voll kohärent.